❗️Disclaimer : 이화여대 반효경 교수님 수업 자료 입니다. Multilevel Paging and Performance Address space 가 더 커지면 다단계 페이지 테이블 필요 각 단계의 페이지 테이블이 메모리에 존재하므로, logical address 의 physical address 변환에 더 많은 메모리 접근 필요 TLB를 통해 메모리 접근 시간을 줄일 수 있음 (바로 메모리 접근 가능) 4단계 페이지 테이블을 사용하는 경우 메모리 접근 시간이 100ns, TLB 접근 시간이 20ns 이고, TLB hit ratio 가 98% 인 경우 Effective memory access time = 0.98 * 120(TLB확인 20 + 실제 접근 100) + 0.02 * 520(페이지테..